: 我正在想要不要两间都去面试，假如有上就去练功，不然没学历大一点的公司根本不鸟你
: 最怕是进去之后没经验值可以吸?会不会有这种情况?
: IC LAYOUT不是门槛不高吗?怎么如此难找到工作呀
: 奕力面试过程
: 进去hr接待到小房间作性向测验、填写公司格式的履历表，填写完之后主管近来面试
: 大学你学了什么?
: 画inverter剖面图
: latch up是什么?
: 画出等效SCRs，在剖面图上画Rwell&Rpsub
: pmos几只脚?
: 为什么layout上面Nwell把well contact整个包起来
: 什么是ESC?
: matching问题：电流镜A=2、B=2(A=4，B=4)你会怎么摆置，为什么
: 问你想问的问题
: 我快一半都回答的很烂，甚至不知道，应该也是等收感谢函
layout engineer虽然门槛不高(大专/大学相关科系)，一经录取的新人，通常不会马上
让你画产品，多半会先从testkey开始，先熟悉CAD Tool(Laker, Calibre, Virtuso)与
该制程的Layout Rule，至少经过一定程度的训练之后才有可能让你跟RD合作一起接产品。
所以大部份公司会比较喜欢即战力，毕竟，产品为了赶schedule与兼顾品质，用新人
的话，风险会很大，RD也得花时间check你画的layout。
建议你先去上自强工业基金会累积初心者的经验，或是参加CAD厂商的训练课程，在
课程结束之后，他们会发mail给底下有购买自家Tool的公司，推荐面试这些学员。
最后，你提到的这些面试问题应该是做为一个layout engineer的基本功。
ex:考你latch-up/ESD，其实是想知道当你画完某个电路区块的layout后，是否
有确实围上guard band/ring？(即使CAD Tool在最后会自动补上这些band)
在画输出/输入电路或是高压元件的layout时，有注意到ESD元件的画法与一般电路不同？
类比电路中，OP-Amp或是Bandgap，这些电路都是非常要求matching，不然，出来的
电性结果就会跟原先设计相差很大，甚至是die by die或是wafer by wafer。