各位大大们好，
小弟是硕毕新鲜人刚找工作
有幸录取两家ic design house
福利与待遇都差不多
但是职位不太一样
一个是DFT工程师(design for testability)
一个是 verification验证工程师
想请问各位大大如果只单看职位的话那个未来会比较有发展性呢？
谢谢！
作者:
sasako (这世界太缺乏欢乐)
2015-03-05 23:51:00verification若是写system verilog 可以学学看DFT 没啥特别的 有时候就是整合的人负责 很少会有人只负责DFT而已 也许未来可能要你去机台测试FT CP若是如此 就看你自己 我不爱做DFT 我宁愿学学SV以后转design会很有帮助
作者:
kbill (...)
2015-03-06 00:15:00Dft
作者: yi1492141 2015-03-06 06:20:00
DFT + 1
作者: tkhan (脑残绿吱吱) 2015-03-06 08:52:00
发展性跟兴趣有关，没兴趣，怎么做都是渣渣..
作者:
ptta (ptta)
2015-03-06 09:46:00verification
作者:
micktu (贝克胖)
2015-03-06 10:17:00看兴趣,DV有机会往前段跑,DFT有机会往后段跑,没有一定哪个发展一定比较好,DV工作机会多, DFT独特性高...design一定比较高级的想法已经过时了,yield/dppm/coverage随便哪一个出问题都会让一个产品失败....
DFT也是design喔 不是只有real function 才是design
如果是CPU的verification会学到超多东西 包山包海
作者:
asd1436 (阿北)
2015-03-06 13:49:00从verification开始 以后接触project的核心机会比较大DFT则是高级版的synthesis, 对project了解有限, 但学起来不管哪种PROJECT都适用, 性质跟backendAPR就很像观念还是在于你对scan chain本身的定义有多少做DFT好处是TOOL使用上, 有机会跟后段接轨, 只要加强一些physical跟STA的观念 就可以往APR前进DFT需要下属scan chain的timing constraints, 所以往前做也是没有问题的,建议先了解DFT在整个ASIC FLOW干什么的
作者:
twicm (WhyMe)
2015-03-08 14:21:00说说看 verification 用 verilog 验, DUT 是什么 ?