数位IC设计能力鉴定
指导单位：经济部工业局智慧电子学院
主办单位：国家芯片系统设计中心
目标：
(1)考生具备熟悉数位电路逻辑设计之各种辅助工具与设计流程(包含Verilog coding,
logic synthesis, simulation, DFT, FEC, STA, cell library…等等)。
(2)考生具备Verilog硬件描述语言设计IC能力。
(3)鉴定成绩可提供各校参考做为未来学生毕业之条件。
(4)鉴定成绩可提供未来学生入学面试及工作面试的能力依据。
(5)鉴定及格之考生可证明自己在数位IC设计上拥有基本的知识与专业能力。
考试内容:
学科笔试
以数位电路逻辑设计概念(包含大专院校教科书之Digital System, Logic
Design, Logic Synthesis and Verification, VLSI Testing…等)、Verilog语法以及数
位IC设计EDA工具流程为主；内容包含:
1. Logic design
2. Verilog coding
3. Logic Synthesis
4. Logic Verification
5.Testing
6.Power & Timing Analysis
术科实作
由主办单位提供指定题目、设计规格、设计方块图及相对应之测试向量，考生
在考试时间内利用标准元件数位电路设计方式完成符合规格之芯片设计。
术科实作评分之4个主要项目为：
(A)Verilog coding须符合题目所要求之功能规格
(B)Verilog coding须通过主办单位所提供之nLint rule检查
(C)逻辑合成后之gate-level simulation验证完全无误
(D)电路合成软件时序分析验证须符合题目所要求之规格
考试时间：
2013/10/19
报名时间：
2013/09/01-09/15
考试科目：
1.学科笔试:50题，作答时间100分钟
2.术科实作：2题，作答时间240分钟
报考资格：
大专以上在学学生
业界人士（已经或想要从事IC设计相关产业之工程师）
费用：
学科笔试、术科实作合报2000元，单报学科笔试1000元。
（推广期间业界人士8折优惠，学生6折优惠，学生团报5折优惠）
考试网址：
http://www.cic.org.tw/ICDESIGN
联络方式：
03-5773963分机155
icdesign@cic.narl.org.tw