[讨论] 系统设计工程师=FPGA验证?

楼主: canxx (希望工程师)   2013-08-18 22:30:59
前辈们好, 我最近接到台厂design houre面试邀请, 但不太懂工作内容想请教,职缺是:
[系统设计工程师]
Camera SoC系统开发与验证等工作
具2年以上Camera软硬件系统开发经验为佳
应征条件:大学以上,电机、电机与控制、自动控制、通讯工程、电信、电子相关科系
我之前是写手机driver, 对这块不太熟悉, 但很想进这家公司, 想多请教前辈的看法,
希望面试会更顺利 ^^
查了资料后,"我猜" 主要任务为FPGA验证, 也就是:
1. 在 SoC designer 写好 Verilog 之后, 着手验证 FPGA, 需要非常熟悉 SoC spec.,
接着写c code烧录到FPGA验证各功能, 撰写test plan, test case, 制作测试报告
2. 须熟悉 EDA tool (网络查到有Synopsy/cadence, POWERPCB/PROTEL/ORCAD)
3. 须熟悉 C/C++, Matlab, Perl, Tcl, SV, systemC
4. 需有电路设计概念
以上需求,除了C/C++之外都不会(怎么会找我面试阿 >.<),不知这样猜测正确吗?
如果转到 FPGA 验证工作, 是否有 SW RD 转 SW QA 的感觉呢 (因为偏验证工作),
另外想请问,我的driver背景对此职缺有帮助吗?
以上...谢谢大家..
作者: jannine (小肥羊)   2013-08-18 23:50:00
干嘛想那么多...把公司名po出来就有人告诉你答案了
作者: plsung   2013-08-18 23:56:00
我也是做FPGA验证,不过我要用verdi debug接线打通FPGA版RTL
作者: plsung   2013-08-18 23:58:00
simulation提供designer debug,还要绕identify帮designer抓
作者: plsung   2013-08-19 00:00:00
讯号出来看,或改RTL拉讯号出来接scope给designer看,还要绕
作者: plsung   2013-08-19 00:01:00
绕fpga image给软件验firmware...
作者: plsung   2013-08-19 00:05:00
因为要跑simualation,还是要trace RTL看chip的power sequen
作者: plsung   2013-08-19 00:06:00
e的FSM,reset sequence和ASIC/FPGA的clock tree架构...
作者: plsung   2013-08-19 00:09:00
不过我的工作只做验证,是不能动ASIC版的RTL...满鸟的工作
作者: plsung   2013-08-19 00:13:00
有时软件RD无法让firmware带起FPGA image,还要猜firmware死
作者: plsung   2013-08-19 00:14:00
在哪一段code来判断是合成参数不对还是内存size绕不对...
作者: plsung   2013-08-19 00:18:00
最惨是当最新版RTL进来,一个礼拜绕不出软件RD可带firmware的FPGA image就准备被软件和PM开会痛骂...
作者: plsung   2013-08-19 00:21:00
所以当RTL进版的一个礼拜每天绕FPGA到半夜两三点就为了隔天
作者: plsung   2013-08-19 00:23:00
有image可以试...才一年肝指数胆固醇高血压全冒出来...
作者: lave70   2013-08-19 00:23:00
pl大 早点休息囉 明天还要上班
作者: analyzer (我是台仪器)   2013-08-19 11:02:00
p大做的我们公司就hw designer通包,hw包FPGA/ASIC验证
作者: analyzer (我是台仪器)   2013-08-19 11:03:00
identify自己抓要不就抓给FW看,看来是我们chip太小颗
作者: gigli (gigli)   2013-08-19 21:47:00
plsung家的designer好懒,或是说很爽,是M的当红炸子鸡部门吗?
作者: plsung   2013-08-20 00:00:00
不是M,因为chip大所以分工割得比较细,designer们爽是因为打
作者: plsung   2013-08-20 00:01:00
杂的事都被我们部门包下了...
作者: plsung   2013-08-20 00:05:00
designer爽自然流动率低,我因为只做打杂每天想走却因为没有
作者: plsung   2013-08-20 00:06:00
做到design要换工作变很困难...
作者: plsung   2013-08-20 00:17:00
一是年纪大,二是像C或C++也没熟到可以只做系统验证...
作者: jannine (小肥羊)   2013-08-20 02:06:00
同一间公司不同bu的SD都不太一样了,更何况不同公司..
作者: macotolui (YML)   2013-08-20 11:52:00
pls大的工作内容跟我蛮像~不过我还要兼做IP就是...
作者: gigli (gigli)   2013-08-20 21:19:00
我倒觉得如果只会写verilog/simulation,看waveform debug
作者: gigli (gigli)   2013-08-20 21:20:00
这样的designer,替代性很高没有什么竞争力,不过没有要换工作就没有竞争力的问题就是了

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