原文标题：台积技术亮点总整理！一次掌握 Hybrid bonding、CFET、硅光子新进展
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发布时间：May 24, 2024 by 林 妤柔
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记者署名：May 24, 2024 by 林 妤柔
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原文内容：
台积电 23 日举办技术论坛，台积电业务开发资深副总裁张晓强分享台积电目前最新技术，
包括先进逻辑制程技术、先进封装、未来电晶体架构 CFET，及硅光子或最新解决方案等。
对此，本报也将这次论坛重点简单进行整理，让读者们一次了解台积电的最新进度。
本文章将依序进行介绍：
先进制程相关技术：N3 家族 / N2 制程 / NanoFlex / A16 / 超级电轨 / CFET
先进封装相关技术：SoW / 3DFabric / SoIC（&Hybrid bonding）/ CoWoS/InFo
特殊制程相关技术：硅光子
先进制程
N3 家族
N3E 已于去年第四季进入量产，至于今年下半年准备量产的 N3P，良率表现接近 N3E，目前
已经客户产品设计定案（tape-out）。台积电指出，由于 N3P 在效能、功耗、面积（PPA）
表现更优异，大多数 3 奈米产品都将采用 N3P 制程技术，未来可看到更多高阶产品进入 3
奈米时代。
产能部分，受惠 HPC、手机需求，台积电今年 3 奈米产能比去年增加三倍多，其实还不够
，还在努力满足客户需求。
N2 制程
N2 制程采用奈米片（Nanosheet）电晶体，提供更优异能源效率。目前 2 奈米技术进展顺
利，奈米芯片转换表现达到目标 90%、转换成良率也超过 80%，预计 2025 年量产。
未来会有更多 N2 家族出现，包括 N2P、N2X 等应用。
NanoFlex
台积电 N2 技术将搭配 NanoFlex，在设计技术协同优化有新的突破。NanoFlex 为芯片设计
人员提供灵活的2奈米标准元件，这是芯片设计的基本构建模组，高度较低的元件能节省面
积，并拥有更高功耗效率；高度较高的元件则将效能最大化。
过去设计很难把不同高度的元件整合在一起，而台积电最新技术能帮助客户在相同的设计区
块中优化高低元件组合，可提升 15%的速度，进而在应用的功耗、效能及面积（PPA）之间
取得最佳平衡。
A16
A16 技术将使用下一代奈米片技术结合超级电轨（Super Power Rail）架构，预计 2026 年
下半年量产。这次会采用不同布线，台积电认为这是高效能运算（HPC）产品的最佳解决方
案。
相较于 N2P 制程，使用超级电轨的 A16 在相同 Vdd（工作电压）下，运算速度增加 8~10%
，在相同速度下，功耗降低 15~20%，芯片密度提升高达 1.10X。
超级电轨
随着芯片堆叠层数越来越多，供电逐渐成为问题，因为需要穿越 10 到 20 层堆叠才能为下
方的电晶体提供电力和数据讯号，且互连线和电源线共存的线路层架构也逐渐混乱，加上传
统制程涉及打洞，会消耗掉电晶体面积，因此背面供电技术变得越来越重要。
台积电的“超级电轨”将供电网络移到晶圆背面，使晶圆正面释放更多讯号网络的布局空间
，提升逻辑密度和效能，另改善功率传输，大幅减少 IR 压降。台积电也表示，这项技术是
业界首创，保留栅极密度与元件宽度的弹性。
CFET
电晶体架构从平面式（planer）发展到 FinFET，再转至奈米片架构，下一个制程之一是“
互补式场效电晶体”（CFET），即将 nFET 和 pFET 垂直堆叠。
这项技术将硅（Si）和锗（Ge）等不同材料从上下方堆叠，使 p 型和 n 型的场效电晶体更
靠近。透过这种叠加方式，CFET 消除 n to p 分开的瓶颈，将运作单元活动区域（cell ac
tive area）面积减少 2 倍。
台积电指出这项技术可大幅改善零组件电流，使 CFET 密度提升 1.5~2 倍。目前台积电已
成功验证在晶圆上，可把 nFET 和 pFET 放在电晶体上。
张晓强过去也在 ISSCC 2024 分享台积电实验室成功做出的 CFET 架构，当时他表示“这是
在实验室做出来真正的整合元件，可以看到曲线多么漂亮（下图左），这在推动电晶体架构
的创新上是一大里程碑”。
先进封装
SoW（系统级整合技术）
SoW 采用台积电 InFO 和 CoWoS 封装技术，用整个晶圆将逻辑裸晶（Logic Die）和 HBM
内存整合起来。台积电希望不只是 Chip Level，希望透过 System level 使性能、速度
等面向都有所提升。
目前采用 InFO 技术的系统级晶圆已经量产，计画开发并推出采 CoWoS 技术的系统级晶圆
，整合 SoC 或 SoIC、HBM 及其他元件，预计 2027 年量产。目标用于 AI、HPC 领域，扩
充下一代资料中心所需的运算能力。
3DFabric
台积电 3DFabric 技术家族包含 SoIC、CoWoS、InFO 三大平台，包括 2D 和3D 前端和后端
互连技术。
SoIC
SoIC 平台用于 3D 硅芯片堆叠，并提供 SoIC-P（Bumped）和 SoIC-X（Bumpless） 两种堆
叠方案。SoIC-P 是微凸块堆叠解决方案，适用行动应用等讲求成本效益的应用。
另一个 SoIC-X 解决方式采 Hybrid Bonding（混合键合），适合 HPC、AI 领域，此解决方
案好处是接点间距（Pitch）可做到几微米（μm），增加两个芯片间的互连接口（intercon
nect interface），使互联密度达到新的层级。
张晓强指出，台积电目前 Hybrid Bonding 的键合间距（Bond pitch）密度目前可做到 6
微米，未来可到 2-3 微米；同时推进微凸块（Micron Bump）技术，目前在三十几个微米，
未来目标是降到十几个微米。
台积电透露，目前看到客户对于 SoIC-X 技术需求逐渐增加，预计到 2026 年底将会有 30
个客户设计定案。
CoWoS/InFO
CoWoS 包括 CoWoS-S、CoWoS-L 和 CoWoS-R，主要是根据中介层材质不同，成本也不同。C
oWoS-S 中介层是采用硅（Sillicon），CoWoS-L 使用 LSI（本地硅互连），CoWoS-R 中介
层使用 RDL 布线来连接小芯片。
根据产品需求，SoIC 芯片可与 CoWoS 或 InFO 整合。
台积电和 Nvidia 合作推出的 Blackwell AI 加速器，采用 CoWoS-L 技术，为 2 个采用 5
奈米制程的 SoC 和 8 个 HBM 堆叠整合在一个模组。
此外，台积电 CoWoS 技术可将先进的 SoC/SoIC 与 HBM 进行整合，满足市面上 AI 芯片的
严苛要求。台积目前 SoIC 已透过 CoWoS-S 量产出货，并计画开发一种 8 倍光罩尺寸的 S
oIC 芯片（采 A16 制程）和 12 个高频宽内存堆叠的 CoWoS 解决方案（下图的中下方）
，预计 2027 年开始量产。
硅光子
张晓强指出，硅光子主要有两个部分，其中一个为光子部分，如光波导等，不需要非常高的
制程，65 奈米制程即可；另一个是电的部分，电光要进行转换，电必须越来越快，因此需
要 7 奈米、甚至 5 奈米先进制程加入。
针对硅光子的布局，台积电正在研发 COUPE（紧凑型通用光子引擎），将电子裸晶（EIC）
透过 SoIC-X 的 3D堆叠技术，堆叠在光子裸晶（PIC）上，使功耗带来巨大改进，叠起来后
面积也会缩小。相较传统堆叠，这种方式能使裸晶对裸晶接口有最低电阻及更高能源效率。
值得注意的是，透过 SoIC-X 的铜对铜（Cu-Cu）Hybrid Bonding，可实现超高速 RF 射频
讯号。
张晓强解释，之后 COUPE（即光子引擎）会再与运算芯片（Compute Die）整合起来，也需
要很多缆线进来接上，因此 3D 堆叠技术相当重要。
台积电计画 2025 年完成小型插拔式连接器的 COUPE 验证，于 2026 年整合到共同封装光
学元件（CPO）的 CoWoS 封装基板，使 EIC/PIC/交换器在封装层高度整合，这有助于降低
2 倍功耗、延迟降低 10倍。
此外，台积电也打算将 COUPE 整合进 CoWoS 中介层中，进而将功耗再降低 5 倍、延迟再
降低 2 倍。目前 COUPE 产品主要适用于 HPC 领域或资料中心。
（首图来源：台积电）
心得/评论：
今年用N3E
明年用N3P
后年用N2 GAA
看不出来intel要怎么赢？三星要怎样弯道超车？
以前是台积逆向工程看intel。现在早就都是intel跟三星再逆向工程看台积了吧！
1000似乎算便宜的
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