原文标题: 结合 N12FFC+ 和 N5 制程技术，台积电准备 HBM4 基础芯片生产
原文连结：https://technews.tw/2024/05/17/tsmc-prepares-for-hbm4-base-chip-production/
记者署名：作者 Atkinson | 发布日期 2024 年 05 月 17 日 9:45
针对当前 AI 市场的需求，预计新一代 HBM4 内存将与当前的 HBM 产品有几项主要的
变化，其中最重要的就是内存堆叠连结接口标准，将从原本就已经很宽的 1024 位元，
进一步转向倍增到超宽的 2048 位元，这使得 HBM4 内存堆叠连结将不再像往常一样，
芯片供应商将需要采用比现在更先进的封装方法，来容纳堆叠连结接口超宽的内存。
在日前举办的 2024 年欧洲技术研讨会上，台积电提供了有关接下来将为 HBM4 制造的基
础芯片一些新细节。未来 HBM4 将使用逻辑制程来生产，由于台积电计划采用其 N12 和
N5 制程的改良版，藉以完成这项任务。相较于内存供应商目前没有能力可以经济的生
产如此先进的基础芯片，这一发展预计使得台积电借此也能在 HBM4 制造中占据有利地位
。
根据 Anandtech 的报导，针对第一波 HBM4 的生产，台积电准备使用两种制程技术，包
括 N12FFC+ 和 N5。根据台积电设计与技术平台高级总监表示，我们正在与主要 HBM 记
忆体合作伙伴（美光、三星、SK 海力士）合作，在先进节点上达成 HBM4 的全堆叠整合
。其中，在 N12FFC+ 生产的基础芯片方面是具有成本效益的做法，而 N5 制程技术生产
的基础芯片，则可以在 HBM4 的性能需求下，以更优异的功耗效能提供更多基础芯片。
报导指出，台积电认为，他们的 12FFC+ 制程非常适合实现 HBM4 效能，使内存供应商
能够建构 12 层堆叠 (48 GB) 和 16 层堆叠 (64 GB)，每堆叠频宽超过 2 TB/s。另外，
台积电也正在针对 HBM4 透过 CoWoS-L 和 CoWoS-R 先进封装进行优化，达到 HBM4 的介
面超过 2,000 个互连，以达到信号完整性。
另外，N12FFC+ 技术生产的 HBM4 基础芯片，将有助于使用台积电的 CoWoS-L 或
CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可提供高达 8 倍标线尺寸的中介
层，空间足够容纳多达 12 个 HBM4 内存堆叠。根据台积电的数据，目前 HBM4 可以
在 14mA 电流下达到 6GT/s 的数据传输速率。
至于在 N5 制程方面，内存制造商也可以选择采用台积电的 N5 制程来生产 HBM4 基础
芯片。N5 制程建构的基础芯片将封装更多的逻辑，消耗更少的功耗，并提供更高的效能
。其最重要的好处是这种先进的制程技术可以达到非常小的互连间距，约 6 至 9 微米。
这将使得 N5 基础芯片与直接键合结合使用，进而使 HBM4 能够在逻辑芯片顶部进行 3D
堆叠。直接键合可以达到更高的内存效能，这对于总是寻求更大内存频宽的 AI 和
HPC 芯片来说预计将是一个巨大的提升。
(首图来源：台积电)
心得/评论：
台积电要跨入内存制造了? 而且是最肥的HBM内存
这一块估计会有多大的营收呢?
如果是真的，那三星跟LG不就完蛋了
靠内存赚的钱，拿来补逻辑的坑
被GG抢到这块肉之后，要投降了吗?