SEMI：TSMC及Intel先进3D IC封装技术
1.原文连结：https://bit.ly/2XMZ0Fu
2.原文内容：
最近刚举办SEMI举办的异质整合高峰会(Heterogeneous Integration Summit)，代表性业
者英特尔和台积电分别发表了3D 集成电路(integrated circuit, IC)的重要性，并宣称
封装技术将决定该产业的未来。
由于高度性能计算(high-performance computing, HPC)芯片的需求正在急遽增加，因此
，数据中心和云端计算基础架构变得至关重要，尤其是可支持新的高性能技术的AI和5G设
备。但这些设备面临的挑战是，该设备及其多核心架构的高效能，将会附带有高宽带密度
和低延迟的问题。而异质整合成为HPC芯片需求飙升的因素，并为3D IC封装技术打开崭新
的一页。
英特尔副总裁Koushik Banerjee指出，利用异质整合技术于单系统级封装(SiP)，将可以
透过多个处理技术节点，实现业界长期以来对硅智财(silicon intellectual property)
、芯片功能、以及低耗能和高频低延迟的芯片需求。英特尔计画推出首款Foveros 3D封装
产品，该产品是将10奈米的HPC芯片与低耗能的22奈米基本芯片互相结合，并在顶部堆叠
内存，形成一种嵌入式多芯片互连桥(Embedded Multi-Die Interconnect Bridge,
EMIB)的组合。
台积电则继续升级其基板上芯片(Chip-on-Wafer-on-Substrate, CoWoS)、扇出型晶圆
(Integrated Fan-out, InFO)、和其他2.5D的IC生产解决方案，同时开发SoIC和
WoW(wafer-on-wafer)等3D芯片堆叠技术。其实，台积电的SoIC基于Chip-on-Wafer概念，
具有支持一对多或不同制程节点的灵活性，而其WoW集成了两个晶圆，产量时更稳定，可
用于相同尺寸的产品，或由成熟的制程技术进行制造。
预计，下一波半导体的成长的异质整合和相关技术的关键驱动因素，将包括：3D IC、扇
出晶圆级封装(Fan-out wafer-level packaging, FOWLP)、扇出面板级封装(Fan-out
panel-level packaging, FOPLP)、硅光子学、微LED(Micro LED)、化合物半导体、自动
光学检测(automated optical inspection, AOI)和系统级测试(system level testing,
SLT)。
3.心得/评论：
要进行人工智能和5G的设备，其云端计算性能可说是基本要求。而要达到这个要求，高度
性能计算芯片需求也日益增加。台积电跟英特尔不约而同的表示，升级芯片，是未来的趋
势，而且3D IC封装技术也将成为下一波成长的关键因子。