※ 引述《pickchu22001 (天啊~无薪假~)》之铭言：
: ※ 引述《alertalert (我需要突破)》之铭言：
: : chip不都由apple设计的吗?
: : 为何要试产后才知道chip size差异?
: : 不太了解,有专业人士可以说明吗?
: : 但据业界人士表示，台积电及三星的试产版本在5月底送出后，运算效能没有太大差异，
: : 但三星14奈米试产的处理器芯片尺寸，居然比台积电16奈米试产芯片尺寸还大。也因此，
: : 考量到A9处理器进入量产之后的良率及成本之后，台积电顺利抢得订单，并在6月正式进
: : 入量产。
: 14 nm, 16 nm 讲的不是所有 layer 都用到这么小的 dimension, 通常只有一些
: critical layer 才会用到最小尺寸, 像是 Diffusion, gate或 contact. 光罩有分等级
: 的,不会有人每层都用到最高级,除了成本暴增外, fab 厂 through put 会变超低. 外加
: 像是 well 或是 metal layer 根本不需要最小尺寸.
: 还有一点, 虽然同样是 Apple 设计,在不同公司 run, 的确有可能 chip size 不同.
: 因为每间公司的制程能力不一样, design rule 也不同. 举例来说, 若 T 的 isolation
: 能力比较好, MOS 和 MOS 间可以画的比较近.颗数一多,就有可能整个 chip size 会比 S
: 小.
: Design rule 是很复杂的,除了 layer 之间的关系, 不同 layer 有时也会互卡.
: 今天不是 designer 想乱画, chip 都会 function, 一定要依照 fab 订的 rule 来画,
: 要不然死了, fab 不会买单, design 公司要自己负责.(除非偷 rule, 代工厂同意你这
: 样搞).
: 最后不能免俗.. GG 轮班救台湾!!!
本鲁正好两种制程都碰过，大家实在太小看三星的制程能力，14奈米的poly pitch 比台
积16还小，std cell 跟内存这种占面积80趴以上的东西,当然是用min pitch去画,整体
面积当然比台积小 ，今天台积是靠良率才能跟三星打到55波，
两家公司的rule结然不同
台积16n：一开始rule定超死，很多低层layer被限制，layout style 难以变化。
三星14n:底层rule放的太夸张,一堆在tsmc不可能会过的通通放,良率当然低
稍微碰过14跟16的人都有这种感觉，14一定比16小，没什么好讨论，重点是n10两家对决,
台积是否愿意对客户放宽rule跟提升元件特性，不然苹果的抢单大战只会不停的上演。