不好意思
就是我有个verilog的作业(跟FSM有关)
我有写好的另外一个版本
但我有想到一个较简短的版本
(用一个counter变量取代多出来的state)
但我实现之后跑模拟
许多脚位会出现undefine的值
我有问教授
教授是说在写一个always去实现counter计数
但我更改code后 还是出现相同的结果
code:
http://paste.ofcode.org/7EkfXEwHss5FH9qX9kwkJC
希望能有大大帮我找出错的部分 谢谢