小弟最近在使用一套合成verilog的软件，
能将Matlab设计的FIR滤波转成Verilog 语法，
里面使用了三个Generate for的语法，
网络上查到Generate的说明很简单，
我想请问的是Generate for是根据什么而执行for循环里的动作?
(因为看不出是根据posedge 或 negedge 触发)