半导体制程老实说已经脱离个人专业范围，仅止于大学修课的程度而已
以下资讯大家图个乐看一下就好了
个人手上不论是超频用平台、工作站，大概有十组左右
目前都是没办法稳定复刻出不稳的问题，所以制程是Root cause还蛮合理的
前阵子转发到板上的Microcode也是问题之一，不过更新BIOS就能解决
先看一下耶稣影片中提到的几个关键字
1. 氮化钽 Tantalum Nitride(TaN):
在制程中主要是BEOL(Back End of Line)中充当Diffusion Barrier和Insulating
Layer，TaN有着很好的抗氧化性，帮助Interconnect维持稳定尤其是Copper
Interconnect，简单来说就是防止copper扩散到其他材料的barrier。
Interconnect是一种将把多个元件连接在一起的结构。
Interconnect的layout、设计对于IC的可靠度、电源效率、性能甚至制造良率都
有很大的影响。用Copper做Interconnect的好处是功耗跟Propagation delay的表
现会比较好。
2. 原子层沉积 Atomic Layer Deposition(ALD):
就是一种沉积工艺啦，主要是镀膜用ALD镀出来的薄膜均匀、conformal(原谅我不知道
怎么翻这个字比较到位)，因为ALD是原子层级的控制厚度，此外也是做出高品质致密、
无针孔的薄膜重要技术。那这些薄膜的用途是什么呢? 答案是防氧化和降解之类的问题
。
上面这两个名词有可能发生什么问题呢?
A. 沉积不均匀:
如果制程参数有问题，沉积TaN的时候不均匀，那个不均匀的点就有可能变成氧化弱点
。
B. TaN氧化:
TaN刚刚提到有很强的抗氧化性，但某些条件下，例如“高温”TaN也是有可能氧化的。
前面提到了，TaN常常用来做Interconnect的barrier，氧化了当然问题就大啦。
半导体制程还有什么氧化相关问题呢?
1. Metal Contacts和Interconnect的氧化:
氧化是non-conductive，电阻增加和线路问题都是可预见的状况。
2. Gate Oxide降解:
Gate Oxide变厚或是不均匀对电晶体效能和可靠度有很大的影响。
3. Interface劣化:
半导体和绝缘体之间的接口氧化，电气特性会变差，装置的效能当然会受影响。
4. Thin film:
例如Dielectric layer，氧化了绝缘特性跟电性都会被影响。
5. 良率:
不适当的氧化对良率肯定是有影响的
6. Electromigration:
氧化可能会造成metal line的电迁移加剧，interconnect的元件在高电流密度的情况
下会提前出现问题。
补充：可能有人会有疑问12th~14th Gen架构制程不是都一样吗？为什么12th Gen问题看起
来好像比较少？因为包含制程的在内电路设计不会只有一个版本，实际上大家常常听到的步
进(Stepping level)就是电路设计版本号。包含制程工艺、参数甚至是逻辑电路的设计每个
步进之间都有可能不同。步进这词的由来是光刻机(stepper)。
以上
算是凭著印象写得所以错误应该不少
请当好玩看看就好惹
很久没用电脑发文，排版看起来怪怪的请跟我反应