如题
小弟目前硕二
实验室有位硕三的学长
平常来实验室的时间也都不太一定
有的时候下午有的时候晚上
也没有在跟老师报告进度
结果要下线deadline的前几天
马上就有档案可以上传
结果疑似跟之前已经毕业的学长layout有99.87%相似
虽然我有时候也会私底下跟我同学开玩笑说学长要赶毕业就直接拿上上一届的毕业学长的
档案就行了
但我真的没想到他真的这样做
老师可能也不想让他待太久
好像也就这样算了
(要不然就是老师根本也忘了)
本来也想说学长既然有要下线
应该是有真的分析模拟过
结果问了一些电路的问题
发觉他好像也没做这件事
这真的让我很无言
这个东西是要写进硕士论文的
承接电路我觉得合理
layout都没改已经很混了
但是最基本的事情都不做
连这个电路中间的设计过程都不去了解
真的有点堵烂
不要下次下线deadline又快到
然后又莫名其妙生出一个档案又跟上上届学长有99.87%像
我们实验室绝对没有很操
只是该做的东西要做出来
老师也还算会指导学生
也不希望大家延毕
像上上届也是差不多暑假过完就可以走
我觉得聪不聪明是其次
但是起码找个人讨论一下
一开始难免会遇到一些困难
连做都不做然后最后用现成的
真的很堵烂
搞得其他认真做的人好像北七一样