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Re: [闲聊] 急！verilog 速成法

楼主: Apache (阿帕契)   2021-11-17 16:45:26
这个
蛮麻烦的 需要大量练习
尤其同步/异步 就算EE来做也不见得能搞懂
而且一堆模拟器不会告诉你线没接好
甚至命名打错也是跑给你看
==
作者: ILoveIroha (一色 いろは)   2021-11-17 16:46:00
雪霸我破防了
作者: redDest (油宅)   2021-11-17 16:46:00
:(
作者: akari7695 (亮)   2021-11-17 16:58:00
夸张 边板到底有什么不会的实验课应该一些简单电路而已 不会用太难吧
作者: zizc06719 (毛哥)   2021-11-17 17:07:00
verilog是大学最讨厌的语言ㄅ我们实验课最后一个作业是叫我们写简易CPU全班只有2.5个人交出来，赞赞赞
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