1.对象: 37 男
2.地点: 台北市文山区 或 附近区域
3.科目： Xilinx Vivado FPGA verilog 入门
4.上课时间： 1~5晚上(某几天晚上) 或 周日晚上
5.时薪： 510~1000 可以讨论
6.条件：熟悉FPGA 与 verilog (学生 或是 社会人士皆可)
7.联络方式： 0928394056 请在早上11:00 ~ 晚上20:00之间联络我(先传短信留下你电话
我会再回你，站内信联系也行。)
8.附住: 我毕业于国立大学电子电机系，以前也从使用过FPGA & verilog，但不熟悉，
目前想从AE转行，所以想开始切入这块。
9.本人问题:
1. Xilinx 接口问题(向时如何单纯的compile RTL，error message怎么看)
2.最根本的应该是没有人带我走一次整个FPGA的设计流程(从开始规划到放进module
使用里面的soc周边 到最后生成bitstream和 BSP整合)
很多软件使用的关键点我不知道选项怎么使用
3.怎么跟周遭的标准接口 或是 IP 整合
4.我任职的公司同时有 Altera 和 xilinx 和 Lattice(CPLD) 三种系统可以让我练习
所以环境无虞
5.我不期待有人能全能的教我 但是只要教我他懂的地方我就可以接受
6.Debug技巧方式。
7.更详细的问题，可以在电话中讨论。