1.对象: 大二 女
2.地点: 彰化/台中/线上
3.科目：FPGA. Verilog教学(版本为Quartus lll 13.1)
(用的是Altera DE0 多媒体开发平台)
4.上课时间：1~2次(每次2~3hr)
5.时薪：800NTD/hr
6.条件：注明学经历 相关科系优先
7.联络方式：站内信
8.附注：
范例参考题目
(A.) 做Debouncer；参数自订，写出Verilog Codes
(不需module/endmodule, 但要有必要的宣告)
(B.) 选用延迟时间100ps的逻辑闸，设计脉波增宽器、减宽器、上升边缘侦测器、下降边缘
侦测器，以ModelSim模拟。
如要应征Verilog解题也行 150/题 题目同范例A