1.对象: 27岁男
2.地点: 新竹/线上(可再讨论)
3.科目：Verilog (基础)
4.上课时间：1hr/次, 希望每周上课2次(时间弹性，可再讨论)
5.时薪：500/hr(可议)
6.条件：熟 Logic Design & Digital Design Flow (我本身笔电有灌 Quartus II 程式)
7.联络方式：站内信
8.附注：希望以小project方式进行(ex:8-bit Carry Ripple Adder,
8-bit Barrel Shifter, 4-bit Counter...)
本身为类比IC设计工程师，想学一些基础数位电路合成
希望上课方式能先讨论电路基本Function再进到模拟与合成