https://i.imgur.com/UZoUaeR.jpg
想请问一下关于pipeline的电路
考虑beq这个指令
为什么在ex stage的alu所计算的zero就可以知道两值是否相等了，那为什么要把讯号传
给mem stage而不是提早设定control signal呢?
这样在不考虑在ID stage的使用xor比较的情况下要插入的nop会比较少吧
有请各位大神指教

Ctrl unit要解码时间 ,Alu 会将beq两个Reg相减产生zero讯号，在ID 判断 beq是否跳，应该是最终改良版 pipeline，等待其他大神回复吧

这个是改良前的电路图 楼上那个是改良后的结果可以参考wjungle大大的笔记 p126

我想讨论的是在改良前的选择，改良后的没什么问题如果不使用xor改良的话最好的结果也是放在exe不是mem吧