[理工] 计组 pipeline

楼主: sooge (老衲)   2018-12-11 21:52:16
https://i.imgur.com/3i3okTX.jpg
https://i.imgur.com/g2xmBX3.jpg
这一题我要问c小题
L和D有load use需要delay一个clock,D和B也需要delay一个clock
这样不是就delay两个clock而已吗?
那C的解答说
require one clock delay and two clocks for data hazard,respectively是什么意思
为什么答案是+4不是+2?
另外还有这一题
https://i.imgur.com/jBHhIFo.jpg
请问lw和sw为什是RAW的关系?
lw把取出来的内容写到$1去
sw把$6的内容写回内存$1+50的地方去
这样对$1来说不是WAW吗?
为什么变成有Data hazard的RAW了?
拜托各位大大解答了 谢谢
作者: wei12f8158 (WEI)   2018-12-11 22:04:00
因为sw会去读s1的值然后写入mem中的50(s1)这个位置
作者: EXPCDR (EXPCDR)   2018-12-12 18:44:00
L跟D一个,D跟B两个,beq抓到错的位置一个,总共4个

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