※ 引述《ExpressCrass (伊漂古瑞斯)》之铭言：
: 欸欸 三星的制程比较短
: 效能应该照理说比较好挖
基本上制程比较小 面临到的问题更多
微影技术已经遇到问题了
蚀刻也会变困难 所以其实越大越好做
在SUB10nm 制程中三星和台积都偏向EUV
Intel 表明了不会用EUV技术
但是就Intel的过往纪录 在他们实际产产品出现前 一切都不可信
: 从这张图可以发现三星的14nm制成有效的缩小整张CPU的大小
: 但是TSMC的面积大了8.5mm^2
14nm和16nm基本上我们都认为是同一代
每一代的电晶体相差0.7 length size 所以会相差0.5 area size
台积是22->16 Intel和三星都是20->14->10->7
为什么会停在7nm 因为在做下去量子效应会非常严重通道只有70个原子的距离
会发生很多奇怪的现象
所以现在学界都在找替代材料(2D,III-V)或元件(TFETs)或3D元件
FinFET本身对于微缩并没有好处他把现有的元件从平面转成三维
所以基本物理操作原理还是相同 并无法处理超短通道带来的新冲击
: 至于结构方面现在主流的方式是使用Fin-Fet这种电晶体结构
: 它的主要设计方向就是将导电通道设计在硅鳍里面
: 其大意就是把Gate包住了Source和Drain两个极端
: 这可以有效的大面积节省了制成空间
FinFET最大好处不是节省面积 而是在相同的gate length 之下
与MOSFET相比 他能提供1~3倍的电流 因为有电流除来走平面 还可以走FIN的侧边
另一好处则是因为GATE三维的包覆(没有包到Source Drain这样会无法控制这两闸)
他能大幅降低短通道效应 因为有更好的Gate Control
目前学界解决SUB10nm 的热门原件有
1.2D材料(graphene,MoS2, Blcak phosphorus)
graphene 最近已经被大家舍弃了 因为他实在是太导电 把她想成要把金属变成不导电
这是一件事非常困难的事情
最近MoS2在Nature上有人发表非常惊人的paper 欢迎大家去看
2.Tunnel FETs (III-V,MoS2,GeSn)
这是一个全新元件 与MOSFET不同 GATE控制SOURCE与CHANNEL之间的穿隧机率
所以他能操作在SUB0.5V 之下也就是超低电压 这个领域基本上MOSFET无法工作(linear)
四族材料(Si,Ge)无法使用是因为 他们都是非直接能隙材料
需要额外的phonon来帮助穿隧 所以穿隧机率比起我所列的三种材料都小很多
3.3D Devices
虽然大家都宣称FinFET 是三维元件 但她其实比较像2D元件与3D元件的混合体
现在3D元件可以通过TSV 等方法达到在同一个区域上 有多个电晶体同时工作
也就是把元件在垂直方向堆起来 元件正上方还有元件
散热通常是大问题 因为你等于是把两三张芯片叠再一起使用
小弟不是这领域的 所以无法提供很多有用资讯 换迎大家提供意见
最后
固态元件的学生越来越少了 都被资工抢光光 电机学弟都跑去做CS或IC设计了
所以希望学弟们赶快投入这领域阿!! 这样我们PHD才能毕业....