如果同学们在跑simulation后发现答案不符，
除了写错程式外，有可能也是gate verilog电路上的问题。
1. Combinational loop
如果当初rtl没切好，便可能造成combinational loop
可以用程式是否每个gate的fanin id是小于自己的 (dff除外)
然后用cirg去看该gate是否真的造成loop，
最后再根据名称回去检查rtl。
2. Hazard
如果没把combination跟sequential部份的电路切好，
很可能rtl simulation的正确答案是靠time delay跟hazard模拟出的
于是在只靠逻辑模拟时，便出现不可预期的错误，
这只能靠检视rtl部份来观察。
3. Reset
有可能电路自行默认的initial state不在000..00，
造成一开始结果不一样。
助教上