想问一下版上有人试过写verilog, system verilog时用youcompleteme去补全的吗？
想知道效果好不好？
因为一直都是用supertab
看到youcompleteme的补全示范觉得很猛
但是好像都用于软件语言居多
没看到有人用在硬件描述语言这种
而且公司的工作站无对外网络
且很多东西要自己额外安装
像clang,llvm,python2.7,gcc4.9
对于无对外网络的工作站装这些真的是折磨
所以想问问有人有用过youcompleteme在verilog,sv上吗？
免得到时候花了一堆时间装
效果却不如预期
谢谢大家

就我用 CompleteMe 写 Verilog 的经验能帮到的几乎都是内建功能。变量补全都是 vim 内建的 ^+n ^+p 加减用YouCompleteMe 依赖的 clang 只对 C 族有用( clang 是个强的 parsing 前端 )。^家我觉得用 vim 写 verilog 最好用外挂是 syntastic 和ultisnips 不过如果要用的话可能要自已加一些修改 XD令外 YouCompleteMe 对 vim 的版本要求是 7.3.598 还要有 CMake，vim 也要支援 Python 如果没有这些也要令外安装 XD

请问syntastic 如何才能在verilog上使用呢?因为我使用的时候 无法检查语法 但用在c却可以请问 是什么地方还需要修改 才能使用吗?

楼上你没有装icarus verilog吧