还是不太懂为什么 S 及 R 设定成 false 会是 not define / unstable。
我模拟出来的是，如果 S 及 R 都设定成 false 的话，
那 Q 及 Q爸 都会变成 false。
至少我们可以确定 Q 是 false 啊，
还是还有什么前提我没搞清楚 ???
我做的模拟在这：
http://www.csie.ntu.edu.tw/~b96118/flash/SRlatch.swf
谢谢指教~

第一个cycle 会造成 Q还有Q爸都是T第二个cycle 会造成 Q还有Q爸都是F第一步 NOR闸 四个INPUT 都应该视为F流回去的事(就是NOR 右边发生的事) 是下半CYCLE的事你要以NOR左边一起 右边一起 不可以先弄上面 再弄下面以上是我的浅见或着你可看看WIKI 会比我说的来的好懂http://en.wikipedia.org/wiki/Transparent_latch

因为好像有听到老师说电流没那么刚好会同时到，所以就故意做的有时间差~~

看的好花喔= =" 从(1,1)->(0,0) 因讯号不同时，有2种变法(1,1)->(1,0)->(0,0) 输出为1 (1,1)->(0,1)->(0,0)输出为0是SR同为True(1)时才是unstable吧

SR同为T时结果都是F不是吗但同时为1的时候就违背了SR latch 输出会两个相反了