原文恕删
以下简易解释优化front end，
的DATA或是CLK是相对比较无效益的，
如有错误再请高人补充或改正，
另外关于接口传输干扰，包含PG noise，crossing talk ，ISI，SSO，GND bounce ，PSR
R问题先不在此列。
如下图截至ESS提出的原理
左边红圈为CDR/DPLL
因接口传输有非理想效应，
这些传输不佳讯号不能被直接数位电路使用，
所以需要重整DATA，
右边为OSC 或是本地CLK
专门给DAC cell使用，
当CLK正或负源触发后将DATA送给DAC，
*OSC物理电器特性是一个固定低频高性能的CLK
故我们知道最终决定抖动性能就是这个本地CLK，前端很差或是被DIGITAL PHY暂存都只是
被看作latency 的表现不影响最终性能，其他类比干扰暂不在此讨论。
https://i.imgur.com/JgIngMU.jpg
这时有人会说DATA错了怎办？
通常芯片内有digital PHY或是controller
如果DATA效能差到规格外，搞得PHY神经了，是会解不出来或是time out，声音是打不出
来的。
内部数位的过程因为设计时芯片EDA tool都会评估DATA 跟CLK的skew故可以放心，如果真
有问题量产芯片测试时会被刷掉不会流到消费者端。
以下两图是市面上贩卖的主机板内建以及外接USB DAC 芯片的data sheet ，红圈所示为
这个原理的实践
https://i.imgur.com/7XIGNUe.jpg
https://i.imgur.com/IW2N5Bg.jpg
感谢板上先进，如有错误再请板上先进修正

大肠面

多加香菜

可能要在结论区加一句：“系统的GLOBAL CLOCK没有对准，可视为前端有状况，但是均己被DAC后端解决掉”这样子，原原PO才看的懂

原原po有说到在USB DAC做resampling时需要准确的时间，才会算(interpolate)出正确的结果？

目前主流就是传输为异步，明示两端被不同步的 buffer 分隔而 DAC 还是工在同步模式，所以 DAC 依赖的时钟源很重要

dpc latency 大到让音乐起肖的状况也蛮常发生(封包，你退下。

所以为什么之前很多人玩PC讯源都是先干了p/c state这类另外电脑算什么都不用准确的时间 是要准确的clk,连时间都是以clk为基础算出来的. 电脑内有时间观念的硬件大概RTC吧

玩过走USB 1.x的 DAC就知道DAC起乩其实也还好，重插RESET一下而已(重新同步)，顶多一直断电重开有点烦，等哪天受不了自然会换走2.0异步的新机... (不便引发的购物冲动

1.1没几年就2.0化了

感谢解说。但我的point真的不是DAC的design问题。场景：Mac A 用 Dante 连 Mac B，Mac B 用 internal looping 将音讯转给 USB DAC。Dante 和 internal looping 是虚拟接口。请问音讯资料传递时，max A -> Mac B 传 Dante 时谁是主钟？到了 Mac B，Dante 借 internal looping 到 USBDAC ，这时的时钟如何转换？

记得2003年左右就有pcm2702的pcb可以玩，2.0 异步的audio 接口出来要到2010去了(XMOS方案)，有本事拿Cypress芯片或FPGA自干的论外，这大概比日本制压缩机还稀少

更正: Mac A

古早拿270x 虾机八搭棚的一堆啊，好玩xmos 粗乃还是有一大堆receiver活得好好的(usb刚粗乃的时候cs8xxx这些转IIS的很热门

这种说法已经十几年 还是没解释为什么电脑不同声音不同

其实，现在都2023年了，AKM/ESS的高薪RD也不是吃素，能做能改的应该都全下了(除了COST DOWN版本，这也是尽力COSTDOWN)。DAC IC 大概也就如此，除非有天才或是架构性的突破

产品会往cp值发展 不太会只考虑音质 就像3C一样 到最后就不见得是特定族群喜欢的

类比串扰 noise 样态 也只是你的假设阿如果这么简单那 DAC 把隔绝能力拉高不就无敌了问题就是现在没有任何 DAC 可以改变电脑不同声音不同现象

有哪台DAC隔离能力高到无敌了吗？

高价的隔离能力搞不好还很差XD

没有吧 很强调技术的厂牌隔离能力都很高了吧

觉得这篇原Po讲得很好xddd

音频资料在使用/传递过程若有吃到系统时钟的部分，将系统时钟校正，不正是呼应您说的“要合规走最高规”？

电源线没差的话，设备就不用买双屏蔽超级小黑线了整台电脑都换掉，产生的改变也当然会存在即便是流水生产的，以高频探头为例。还是要各别校对只是现在没生产出拉普拉斯的妖怪，没办法确定一切无论再怎么电路隔离，元件以及机箱内的环境都会有噪噪除了电路，还有元件工作电磁波反射、外在电磁波引入跟夸父追日一样，追不到。追的过程又产生新的问题版子上面元件间距，会不会产生涡流，一堆鬼故事

行动无线通信，手机基本上也是一个DAC（最后要变成声音），按照您的意思，ITU-T对5G通信网络要求同步是没有意义的事，对吧？

我想e大应该是陷在AoIP的坑了，时间同步是为了接收端正确的重组packetized pcm data，接收端de-packetized后，就无需那个时间资讯，直接把pcm stream丢进去i2s audio i/f输出就可以了

应用没有不同。AoIP 本质就是同步网络（用的是IEEE1588的media profile），而AoIP也有 Hi-end 产品（Merging NADAC）。若照您的意思AES67的同步也是没意义的，反正DAC都会修正一切。请问DAC会处理两三个DAC之间的时间差异吗？

传递延迟就是在网络容量规画时要考虑的，再来就是把QoS设好。pcm资料离开AES67网络后，DAC就是单纯拨放而已AES67的时间同步是重中之重。只是你可能吧AES67的工作范围想得太广了些看了一下Merging+NADAC的产品说明，他们有提到一句"it uses a professional protocol called RAVENNA to manage thedata transfer and ensures a very high level of data integrity and a timing accuracy of 1 nanosecond"看起来是很优是吧？可是假如不走网络用同轴线直连(这台DAC也能直连)的话，根本就没有这个timing问题 哈

有个软件叫做“Dante Via”，可以把另一台电脑的 USB DAC变为 Dante network 的一部分。您可以拿这个东西实作：A电脑Dante，B 和 C 电脑Dante Via，B 和 C 电脑各挂一个不同品牌的 USB DAC，然后 A 电脑将 B 和 C 的 USB DAC作为 4ch 输出（就当作做 2.2 分频），请问主时钟会是哪一台电脑？那台电脑的时钟来源又是什么？@kshieh Ravenna是AoIP的一种，符合AES67规范。

BT大辛苦了

https://i.imgur.com/FjcZmIN.jpgwebinar 资料，描述是 local clock 被主钟同步Fully 这个辞意应该不是只有 skew对不起更正，”precisely”slide 是指出 local clock 是 GMC 的 copy*